Zennta

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    Vitis-AI でdockerのベースイメージを変更する(3.0)
    Vitis Theia にブラウザからアクセスする
    Vitisに入門してみる。(4)Acceleration Application作成
    Vitis2022.2をWSLgで動かす。
    Vitisに入門してみる。(3)PetaLinuxにパッケージを追加+Lチカ成功
    Vitisに入門してみる。(2)PetaLinuxを動かす
    Vitisに入門してみる。(1)Lチカ
    ディレクトリ移動で Vitis/Vivado のバージョンを切り替える
    Linux版 Vitis/Vivadoのアンインストール
    Vitis Platform の作成1(ハードウエアデザインの作成)
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    【Vitis】Standaloneアプリでprintfを使う
    zynq
    uart
    Vitis
    [高位合成] C言語で組み合わせ回路と順序回路はどうやって作るのか?
    C
    C++
    FPGA
    高位合成
    VitisHLS
    AXI Timerで時間測定
    C
    zynq
    [組み込み] Zynqでカメラ制御
    C++
    Verilog
    画像処理
    FPGA
    zynq
    KR260のPetaLinuxでLチカ
    FPGA
    Lチカ
    xilinx
    KR260
    Vitis Unified IDEを起動すると空のウィンドウが表示される
    WSL2
    VitisUnifiedIDE
    Vitis C言語で作成した関数を論理合成して動作させてみる
    HLS
    Vitis
    物理アドレス空間外にアクセスするとどうなるのか
    zynq
    Ubuntu 24.04.1のWSL2環境構築メモ
    WSL2
    Vitisでhw_serverにつながらないときの対処法
    WSL2
    Vitis
    hw_server
    WSLで動作するVivadoでJTAGを使う方法
    Vivado
    WSL
    hw_server
    Vitis/VivadoをWSL2にインストールする
    Vivado
    WSL2
    Vitis
    vitis HLSを使ってみた
    HLS
    Vitis
    【EBAZ4205+Vivado2023.2】 ♯* WSL2上のUbuntuでPetaLinux2023.2のビルド環境を構築してみる
    FPGA
    AMD
    Vivado
    xilinx
    petalinux
    EBAZ4205でLinuxを動かして見る
    zynq
    Vivado
    petalinux
    Vitis
    EBAZ4205
    EBAZ4205を使って、FPGAを使ったシステム開発の環境を構築する
    FPGA
    zynq
    Vivado
    Vitis
    EBAZ4205
    Petalinux 2021.2 & ZedBoard (1) 開発環境の構築
    FPGA
    zynq
    petalinux
    zedboard
    組込みLinux
    PYNQ-Z1でVideo Series 23: Generate a video output on Pynq-Z2 HDMI outを行った際のつまづき
    PYNQ-Z1
    Ubuntu 20.04にROS 2 Humbleパッケージをインストールする方法
    Ubuntu
    apt
    ROS2
    ubuntu20.04
    Humble
    WebエンジニアがFPGAを触ってみて感じたこと
    Verilog
    FPGA
    ポエム
    WSL2の仮想ハードディスクvhdxファイルを移動する
    Ubuntu
    WSL
    WSL2
    WSL2のubuntu desktopをRDPでリモート接続する
    Ubuntu
    RDP
    WSL
    WSL2
    Vitis HLSにおける ERROR: [COSIM 212-330] Aborting co-simulation: top function ○○ is not invoked in the test bench. の解決法
    FPGA
    高位合成
    Vitis
    Vitis HLSで簡単に高性能な回路を設計するノウハウ集
    FPGA
    HLS
    Vivado
    Vitis
    VitisHLS
    Vitis HLSでAXI Streamのサイドチャネルを無効にする方法
    FPGA
    Vivado
    VitisHLS
    M1 MacでVivadoが動いた!
    FPGA
    Vivado
    M1
    Lima
    Apptainer
    FPGAボードで遊ぼう!- UART でテキスト通信 -
    電子工作
    FPGA
    uart
    Basys3
    Nexys Video のチュートリアルではまったポイントのメモ
    FPGA
    Vivado
    NexysVideo
    Ultra96-V2でAPUからRPUへプログラムをロードして実行する
    petalinux
    OpenAMP
    Vitisとopencvを連携させて画像処理を行う
    Windows
    OpenCV
    Vitis
    組み込みシステム
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